GB/T 43228-2023 宇航用抗辐射加固集成电路单元库设计要求

　　ICS 49 . 140 CCS V 25

　　中 华 人 民 共 和 国 国 家 标 准

　　GB/T 43228—2023

　　宇航用抗辐射加固集成电路单元库

　　设计要求

　　Design requirements for space radiation-hardened

　　integrated circuit standard cell library

　　2023-09-07 发布 2024-01-01 实施

　　国家市场监督管理总局国家标准化管理委员会

　　

　　发

　　

　　布

　　GB/T 43228—2023

　　目 次

　　前言 Ⅲ

　　1 范围 1

　　2 规范性引用文件 1

　　3 术语和定义 1

　　4 缩略语 2

　　5 组成 3

　　5 . 1 加固单元库的种类 3

　　5 . 2 加固单元库的数据类型 4

　　6 辐射效应建模与仿真 4

　　7 加固单元库设计 4

　　7 . 1 加固原则 4

　　7 . 2 组合逻辑单元设计 5

　　7 . 3 时序逻辑单元设计 5

　　7 . 4 I/O单元设计要求 6

　　7 . 5 加固 IP设计 7

　　8 设计套件的设计和验证 8

　　8 . 1 DK文件设计 8

　　8 . 2 DK文件验证 8

　　8 . 3 验证结果处理 9

　　9 加固单元库验证 9

　　9 . 1 验证原则 9

　　9 . 2 常态功能 、性能和可靠性验证 10

　　9 . 3 辐照试验验证 10

　　9 . 4 验证结果处理 11

　　10 加固单元库手册编制 11

　　I

　　GB/T 43228—2023

　　前 言

　　本文件按照 GB/T 1 . 1—2020《标准化工作导则 第 1 部分:标准化文件的结构和起草规则》的规定起草 。

　　请注意本文件的某些内容可能涉及专利 。本文件的发布机构不承担识别专利的责任 。

　　本文件由全国宇航技术及其应用标准化技术委员会(SAC/TC425)提出并归口 。

　　本文件起草单位:北京微电子技术研究所 、中国航天电子技术研究院 。

　　本文件主要起草人:赵元富 、王亮 、岳素格 、周亮 、孙永姝 、李同德 、林建京 、赵曦 、王憨 、刘征宇 。

　　Ⅲ

　　GB/T 43228—2023

　　宇航用抗辐射加固集成电路单元库

　　设计要求

　　1 范围

　　本文件规定了宇航用抗辐射加固集成电路单元库(以下简称“加固单元库”)的组成 、辐射效应建模与仿真 、加固单位库设计 、设计套件的设计和验证 、加固单元库的验证 、加固单元库手册编制等要求 。

　　本文件适用于体硅/SOI CMOS工艺的加固单元库设计 , 以及产品研制前对加固单元库的综合评价 。

　　2 规范性引用文件

　　下列文件中的内容通过文中的规范性引用而构成本文件必不可少的条款 。其中 , 注 日期的引用文件 , 仅该日期对应的版本适用于本文件;不注日期的引用文件 , 其最新版本(包括所有的修改单)适用于本文件 。

　　GB/T 9178—1988 集成电路术语

　　3 术语和定义

　　GB/T 9178—1988 界定的以及下列术语和定义适用于本文件 。

　　3.1

　　抗辐射加固设计 radiation hardening by design

　　为消除或减轻集成电路在空间受到辐射效应的影响 , 对集成电路实施的一些电路 、版图和系统级设计技术 。

　　3.2

　　集成电路单元库 integrated circuit standard cell library

　　一套设计完成并经过各种验证后可重复利用的 、能支撑集成电路全流程设计的 、用不同层级属性文件作为信息表征的一定数量电路单元和宏模块 IP单元的集成电路数据库 。

　　3.3

　　设计套件 design kits

　　表征集成电路单元库各类信息的不同层级属性文件 , 统称为 DK文件 , 是基于集成电路单元库的电路逻辑和版图 , 提取出来的满足综合 、功能仿真 、时序分析 、物理设计 、功耗仿真 、噪声评估 、板级开发等集成电路研制全流程的 , 且能被 EDA软件调用的所有类型库文件 。

　　3.4

　　总电离剂量 total ionizing dose

　　带电离子 、电子或射线引起集成电路的绝缘材料电离 , 产生陷阱电荷 、导致半导体器件功能异常的现象 。

　　3.5

　　单粒子效应 single event effect

　　单个粒子穿过集成电路敏感区域 , 电离产生的电子-空穴对被电场收集形成脉冲电流 , 导致集成电

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　　GB/T 43228—2023

　　路辐射损伤的现象 。

　　3.6

　　单粒子瞬态 single event transient

　　单粒子效应导致集成电路输出异常脉冲信号的现象 。

　　3.7

　　单粒子门锁 single event latch-up

　　单粒子效应引起的集成电路门锁现象 。

　　3.8

　　单粒子翻转 single event upset

　　单粒子效应导致集成电路逻辑状态翻转的现象 。

　　4 缩略语

　　下列缩略语适用于本文件 。

　　AOCV:先进片上偏移(advanced on chip variation)

　　ATPG: 自动测试向量生成(automatic test pattern generation)

　　CCSM:复杂电流源模型(composite current source model)

　　CDB:噪声模型(cadence noise database)

　　CMOS:互补金属氧化物半导体(complementary metal oxide semiconductor)

　　DFM:可制造设计(design for manufacture)

　　DFT:可测性设计(design for test)

　　DICE:双互锁存储单元(double interlocked storage cell)

　　DK:设计套件(design kits)

　　DLL:延迟锁相环(delay-locked loop)

　　DRC:设计规则检查(design rule check)

　　EDA:电子设计自动化(electronic Design Automation)

　　EDAC:纠检错(error detection and correction)

　　ERC:电学规则检查(electrical rule check)

　　ESD:静电放电(electronic static discharge)

　　IBIS:输入输出信息模型(input/output buffer information specification)

　　IC:集成电路(integrated circuit)

　　I/O:输入/输出(input-output)

　　IP:知识产权(intellectual property)

　　LDO:低压差线性稳压器(low drop out)

　　LEF:库交换格式(library exchange format)

　　LET:线性能量传输(linear energy transfer)

　　LIB:综合库(liberty library formant)

　　LVDS:低电压差分信号(low voltage differential signaling)

　　LVF:库文件变化格式(liberty variation format)

　　LVPECL:低压正发射极耦合逻辑(low voltage positive emitter-couple logic)

　　LVS:版图和电路图一致性检查(layout versus schematic)

　　NETLIST:门级网表(gate-level netlist)

　　OASIS:一种集成电路图形的语言(open artwork system interchange standard)

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　　OCD:片上驱动(on chip driver)

　　PGV:功耗数据格式(power grid view)

　　PLL:锁相环(phase locked loop)

　　PN:半导体晶体 P 型 N 型两极(positive negative)

　　SEE:单粒子效应(single event effect)

　　SEL:单粒子门锁(single event latch-up)

　　SET:单粒子瞬态(single event transient)

　　SEU:单粒子翻转(single event upset)

　　SOI:绝缘片上硅(silicon on insulator)

　　SPICE:仿真电路模拟器(simulation program with IC emphasis)

　　SRAM:静态存储器(static random-access memory)

　　SSO:输出同时翻转(simultaneous switch output)

　　TCAD:半导体工艺和器件模拟(technology computer aided design)

　　TCL:工具命令语言(tool command language)

　　TID:总电离剂量(total ionizing dose)

　　VCO:压控振荡器(voltage-controlled oscillator)

　　VERILOG HDL:硬件描述语言(verilog hardware description language)

　　VHDL:超高速集成电路硬件描述语言(very-high-speed IC hardware description language)

　　5 组成

　　5 . 1 加固单元库的种类

　　加固单元库分为标准内核单元库 、I/O接口单元库和宏模块单元库(也称 IP库) 。

　　一套加固单元库的整体单元类型组成见表 1 , 此外 , 具体的加固单元库也可包括除表 1 外定制的其他特殊单元 。

　　表 1 加固单元库的整体单元类型组成表

　　分类

　　一级分类

　　具体内容

　　标准内核单元库

　　组合逻辑库单元

　　反相器 , 与门 , 非门 , 或门 , 与非门 , 或非门 , 异或门 , 同或门 , 加法器 , 电源关断单元 , 电压转换单元

　　时序逻辑库单元

　　触发器 , 锁存器 , 保持触发器

　　其他单元

　　可靠性单元 , 填充单元

　　I/O接口单元库

　　输入接口单元

　　不同输入电平 , 输入上/下拉

　　输出接口单元

　　不同输出能力 , 开漏输出

　　双向接口单元

　　输入和输出兼容

　　电源接口单元

　　内核电源/地 , I/O 电源/地 , 模拟电源

　　其他单元

　　ESD单元 , 填充单元 , 连接单元

　　宏模块单元库

　　存储器类

　　SRAM

　　时钟产生类

　　PLL, 振荡器 , VCO

　　电源管理类

　　LDO

　　差分接口类

　　LVDS, LVPECL

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　　5 . 2 加固单元库的数据类型

　　每个库单元的原始设计数据是电路网表和版图 , 在此基础上 , 依据具体的工艺特点和集成电路设计要求 , 在库单元电路网表和版图基础上 , 开发 VERILOG HDL、LIB、LEF、IBIS等格式的库文件作为功能 、时序 、功耗等信息的表征。

　　加固单元库的整套 DK数据库 , 主要包括表 2 所示类型 , 这些文件信息均包含了抗辐射加固设计方法下库单元的性能和特征变化。

　　表 2 加固单元库的整套 DK 类型

　　格式

　　描述

　　EDA设计步骤

　　NETLIST

　　库单元的电路结构网表

　　LVS验证

　　OASIS

　　版图数据

　　LVS验证 , 制版

　　LIB

　　时序信息文件

　　综合 , 时序分析 , 功耗分析

　　VERILOG HDL/VHDL

　　行为描述文件

　　综合 , 功能仿真

　　LEF

　　版图行为文件

　　布局布线

　　CDB

　　噪声模型文件

　　物理设计的噪声分析

　　PGV

　　功耗模型文件

　　物理设计的功耗分析

　　IBIS

　　I/O单元模块级行为文件

　　板级仿真

　　6 辐射效应建模与仿真

　　不同层级的抗辐射加固方法会引起器件模型 、设计和验证规则的变化 , 模型和规则的准确性直接影响加固单元库开发的正确性和准确性。 模型和设计规则的再开发设计要求如下:

　　a) 总电离剂量(以下简称“ 总剂量”)辐射效应加固器件 , 如采用了版图环形栅设计 , 会导致器件的特性发生变化 , 可采用仿真和流片测试拟合的方法 , 完成抗辐射加固器件 SPICE仿真模型的再开发 , 用于电路逻辑仿真 ;

　　b) 可采用 TCAD类工具 , 依据器件工艺特征和物理模型完成器件级辐射效应建模 , 仿真单粒子入射条件下器件的辐射效应 ;

　　c) 利用器件级 SEE仿真得到的单粒子的瞬态光电流模型 , 可完成库单元的单粒子注入仿真 ;

　　d) 加固设计带来的特殊器件的版图设计 , 应编写相应的抗辐射加固版图 DRC、LVS、DFM 验证规则 , 规则应能被 EDA验证软件自动识别 , 完成加固版图的完整验证 ;

　　e) 特殊的抗辐射加固器件版图设计 , 会导致版图的寄生参数提取规则发生改变 , 应编写能被EDA验证软件自动识别的抗辐射加固器件级寄生参数提取规则 , 完成加固版图的寄生参数提取。

　　7 加固单元库设计

　　7 . 1 加固原则

　　对于加固单元库 , 在加固方法和加固措施应用方面 , 具体包括以下原则。

　　a) 分析集成电路全流程设计 , 可寻求在不同设计阶段可采取的加固设计方法 , 并完成配套加固库

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　　单元的设计。

　　b) 不同功能类型的库单元 , 空间辐射敏感性不同 , 宜区别对待。

　　c) 器件级 、电路级 、版图级加固方法 , 宜依据不同的单元特点 , 采取单级或者多层级联合加固方法 , 在保证加固效果的前提下 , 确保面积和性能损失控制在 40%以内。

　　d) 筛选 TID辐射效应敏感器件及其连接关系 , 可在电路结构层级完成针对性加固设计。

　　e) TID辐射效应加固 , 原则是减少辐射触发的器件本身和器件间的漏电流 , 版图方法可采用环形栅晶体管 , 围绕器件的保护环。

　　f) 应确保电路级加固逻辑的引入不影响库单元本身的行为级功能。

　　g) 不宜使用传输门逻辑完成电路设计。

　　h) 调用辐照器件 SPICE仿真模型 , 完成库单元电路逻辑的常态功能 、性能仿真。

　　i) 调用单粒子仿真激励模型 , 完成库单元电路逻辑加固方法的有效性仿真验证。

　　j) 版图加固导致器件特殊的版图设计结构 , 应在充分理解具体工艺版图设计规则基础上 , 制定和确认特殊加固器件设计规则 , 在保证可制造性 、可靠性和良率的前提下完成特殊器件以及相关版图设计规则的制定。

　　k) 版图加固设计除了完成常态版图 DRC/LVS/DFM 规则验证 , 还应调用抗辐射加固设计规则文件 , 完成版图的抗辐射加固规则验证 , 完成寄生参数提取和后仿真。

　　l) 对版图应完成可制造性和良率规则检查 , 在保证加固规则 、器件规则的可制造性前提下 , 宜适度采用其他等级要求的规则。

　　m) SEL加固宜采用版图设计方法 , 目标是提高寄生 PN结开启阈值 , 及时吸收由辐射产生的单粒子光电流 , 版图设计方法有:器件周围添加完整的保护环 , 设计尽量多的衬底及阱区的孔接触等。

　　n) 整套加固内核单元库版图的高度和布线通道的设计 , 宜在保证单元各层版图密集性和布通率的基础上 , 以最复杂逻辑单元的版图设计最优化为目标参考。

　　。) 加固内核库单元 , 可适当采用 2 倍高 、3 倍高的版图设计 , 将单元长度和高度比控制在 10 倍以内 , 减小长线带来的寄生效应。

　　p) 加固内核库单元 , 由于加固逻辑和版图设计的复杂性 , 版图可采用 2 层或者 3 层金属连线设计 , 应保证在后续物理设计流程布线的布通率。

　　q) 加固单元库的版图 DRC验证应确认单元边界规则的满足 , 防止布局后出现拼接错误。

　　7 . 2 组合逻辑单元设计

　　没有存储功能的纯数字逻辑库单元称为组合逻辑单元 , 遵循如下加固设计要求:

　　a) 针对 TID、SEL和 SET辐射效应 , 应综合分析加固方法对组合逻辑单元的常态性能指标的影响 , 确定适宜的加固方法 ;

　　b) 组合逻辑库单元的加固重点是 SET加固 , 宜在电路级完成 ;

　　c) 组合逻辑库单元的 TID和 SEL加固 , 宜在版图级设计完成 ;

　　d) 结合集成电路全自动设计流程 , 应选取特定的逻辑单元 , 完成 SET加固 ;

　　e) 可设计专门的加固库单元 , 配合系统级加固方法 , 应用在综合阶段或者物理设计布局布线阶段 , 进一步提升综合性能和抗辐射指标 ;

　　f) 可采用加大器件尺寸的方式提高组合逻辑库单元本征的 SET能力 ;

　　g) 可在电路级设计滤波加固 , 配合其他单元设计 , 提高集成电路的单粒子性能。

　　7 . 3 时序逻辑单元设计

　　时序逻辑单元 , 电路和版图级加固的配合 , 是解决 SEU 和 SET 的有效途径 , 遵循以下设计步骤和

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　　设计准则:

　　a) 时序逻辑库单元 , 针对其存储特性 , 在研究 TID、SEL效应基础上 , 重点应解决 SEU 和 SET加固 , 并优化其关键性能参数 ;

　　b) 单粒子加固逻辑引入后 , 应验证单元本身的常态功能正确 , 调整加固逻辑或者其他逻辑设计 , 达到最优的性能指标 , 形成初步电路逻辑 ;

　　c) 针对初步逻辑电路的单粒子敏感位置 , 应分析单粒子入射该敏感位置后整体电路的瞬间逻辑变化和最终逻辑状态 ;

　　d) 采用单粒子仿真激励模型 , 对电路的所有单粒子敏感位置 , 依次进行单粒子模型注入仿真 , 观察电路各节点的状态变化 , 对不正确或者无效的加固做针对性逻辑调整 , 验证最终输出的正确性 , 确定单元的最终逻辑设计 ;

　　e) 加入了单粒子加固逻辑后的库单元电路 , 对其常态功能的仿真应注意仿真激励的完整性 , 各输入信号的时间行为组合应能覆盖所有工作状态 ;

　　f) 结构或者尺寸设计的不合理会导致加固前后单元逻辑的静态功耗和动态功耗较大数量上的变化 , 应分析并确认该设计风险 ;

　　g) 电路逻辑上的单粒子加固设计宜采用的结构有冗余 、反馈 、电荷共享 、滤波等结构 ;

　　h) 冗余结构由存储模块复制和最后的表决电路构成 , 该加固方法可在非关键路径和性能要求不严苛的模块中采用 ;

　　i) 反馈设计的原则是当存储节点受到辐射导致数据发生 SEU , 通过反馈电路逻辑将受到干扰的节点重新拉回正确的数据实现加固 , 该方法给电路带来的性能损失小 ;

　　j) 利用电路结构在同一 SEE敏感节点处不同极性的电荷会相互抵消 , 即电荷共享的原理设计电路逻辑 , 可增加电路抗单粒子辐射效应的能力 ;

　　k) 滤波结构是设计逻辑电路 , 在时间上把 SEE分段 , 最终可达到 SET加固 目的 ;

　　l) 逻辑电路产生的 SET往往会导致 SEU , 时间滤波逻辑电路可实现对 SET 的滤除 ;

　　m) 版图设计可配合电路逻辑加固 , 将单粒子敏感节点在空间布局中的距离拉远 , 提高单元的SEU或者 SET加固能力 ;

　　n) TID和 SEL加固 , 宜在版图级设计完成 ;

　　。) 时序逻辑库单元宜设计不同加固等级的同类单元 , 在抗辐射加固能力和性能参数上细化 , 有效配合集成电路的系统级加固设计。

　　7 . 4 I/o 单元设计要求

　　I/O单元的加固 , 依据电路结构和特殊的版图设计规则 , 在保证不降低可靠性设计前提下 , 遵循以下设计要求:

　　a) 研究 I/O单元的 TID和 SEL辐射效应 , 对 I/O 单元中其他非组合逻辑模块可进行 SEU 和SET效应分析和加固设计 ;

　　b) 抗辐射加固方法在 I/O单元上的应用 , 会导致 I/O单元的性能 、直流电平 、静电和电门锁能力的下降或者退化 , 宜重点分析并解决 ;

　　c) 加固导致的特殊器件用于 ESD保护结构 , 宜采用仿真或者流片测试的方式明确加固器件的ESD特性变化 , 再应用在电路设计中 ;

　　d) I/O单元采用了特殊的 ESD结构设计 , 应对I/O本身 , 以及全芯片的 ESD、整套I/O单元库的上电 、掉电规则重新设计和确认 ;

　　e) I/O单元结构中 , 可采用滤波加固方法 , 对输入或者输出信号完成单粒子加固 ;

　　f) 对于 I/O单元 , 重点应完成版图的加固门锁规则验证和 ESD规则验证 ;

　　g) I/O单元的版图设计 , 应注意拼接后导致的宽金属 、狭槽 、密度等规则的变化 ;

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　　h) I/O单元的静电和门锁版图设计 , 应分析对器件特性和可靠性的改变和影响 ;

　　i) 基于 I/O 单元的加固电路或者版图 , 应重新开发加固 I/O 单元库的 SSO 模型并仿真 , 给出I/O单元与电源单元的使用指导 。

　　7 . 5 加固 IP设计

　　7 . 5 . 1 存储类 IP加固设计

　　存储类 IP为集成电路提供数据存储功能 , 这类 IP的抗辐射加固 , 遵循如下设计要求:

　　a) 存储位 IP设计宜采用电路级 、版图级 、系统级相结合的抗辐射加固方法 ;

　　b) 存储位单元的电路级 、版图级抗辐射加固设计 , 宜采用 DICE有冗余恢复节点的存储单元结构提升 SEU 能力 , 同时增加伪收集极 , 提升 SEL能力 ;

　　c) 存储阵列宜采用位交错版图设计 , 通过列交错 , 提升存储字抗单粒子多位翻转错误的能力 ;

　　d) 数据锁存器宜采用电路级 、版图级抗辐射加固设计 , 提升数据锁存器的 SEU 能力 ;

　　e) 系统级加固可采用纠 、检错设计 , 比如 EDAC。

　　7 . 5 . 2 时钟类 IP加固设计

　　时钟类 IP为集成电路提供具有特定频率和相位信息的时钟信号 , 时钟类 IP的抗辐射加固 , 在分析电路结构基础上 , 明确单粒子导致的软错误对后级电路的影响 , 应规避或降低加固设计对输出时钟信号质量的影响 , 遵循如下设计要求:

　　a) 宜在版图设计解决 TID和 SEL加固 ;

　　b) 时钟类 IP发生单粒子软错误时 , 常表现为输出时钟发生频率或相位变化 , 在加固设计时 , 应明确频率或相位变化范围容忍度和持续时间 , 再确定适宜的加固方法 ;

　　c) 时钟类 IP, 如 PLL、DLL等 , 发生单粒子软错误时常表现为失锁 , 在加固设计时 , 应明确允许的功能中断或功能错误的错误概率和持续时间 , 再确定适宜的加固方法 ;

　　d) 时钟类 IP在加固设计时 , 应防止出现频率锁定在非目标频率或输出信号出现紊乱后无法恢复的情况 ;

　　e) 时钟类 IP的加固设计会导致频率降低或噪声增加 , 应留够振荡频率和抖动指标的余量 。

　　7 . 5 . 3 电源类 IP加固设计

　　电源类 IP为集成电路提供特定电压和电源 , 电源类 IP的抗辐射加固 , 在分析电路结构基础上 , 明确单粒子导致的软错误对负载电路的影响 , 应规避或降低加固设计对输出电压精度等指标的影响 , 遵循如下设计要求:

　　a) 宜在版图设计解决 TID和 SEL加固 ;

　　b) 电源类 IP的 TID效应版图加固 , 应采用输出电压对器件尺寸不敏感的带隙基准电路 , 保证环路相位裕度大于 60。;

　　c) 电源类 IP的输出功率管尺寸大 、电流大 , 版图设计时应采用更严格的 SEL加固措施 ;

　　d) 电源类 IP发生单粒子软错误时 , 常表现为输出电压发生波动 , 发生单粒子事件时导致输出电压过高造成负载电路损坏 , 在加固设计时 , 为防止负载电路功能错误 , 应设计平衡的输出电压电路 ;

　　e) 电源类 IP工作电流大 , SEE导致的大电流会造成器件烧毁 , 可增加过流保护电路和过温保护电路 。

　　7 . 5 . 4 接口类 IP加固设计

　　接口类 IP为集成电路按照一定的协议和电平格式完成内部信号和外部信号的转换 , 接口类 IP的

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　　抗辐射加固 , 在分析电路结构基础上 , 明确单粒子导致的软错误对输入输出信号质量和误码率的影响 , 应规避或降低加固设计对传输速率的影响 , 遵循如下设计要求:

　　a) 宜在版图设计解决 TID和 SEL加固 ;

　　b) TID版图加固时 , 针对板级环境阻抗匹配等问题 , 宜采用 OCD片上驱动技术 ;

　　c) 接口类 IP的输出管和 ESD管尺寸大 、电流大 , 版图设计时应采用更严格的 SEL加固措施 ;

　　d) 接口类 IP发生单粒子软错误时 , 可表现为传输误码率上升 , 在加固设计时 , 应在 IP及应用系统中采用降低误码率和误码容忍 、校验 、重传等措施 ;

　　e) 接口类 IP发生单粒子软错误时 , 可表现为传输中断(如握手信号失效) , 在加固设计时 , 应在IP及应用系统中采取规避措施 ;

　　f) 接口类 IP中如果使用了存储类单元 , 应在电路结构设计上避免出现 SEU导致的状态机锁死 。

　　8 设计套件的设计和验证

　　8 . 1 DK 文件设计

　　基于特定工艺 , 以集成电路设计全流程对 DK文件类型 、文件的工艺角分类需求为 目 的 , 加固单元库 DK文件的开发 , 在类型和定义上遵循如下设计要求:

　　a) DK文件的数据格式 , 应与普通集成电路单元库的表征文件数据类型一致 ;

　　b) 加固单元库 DK文件类型 , 应以满足宇航用集成电路的签字认可流程为目标 , 建立开发和验证流程 ;

　　c) DK文件的内容涵盖了抗辐射加固设计方法导致的单元特征和性能变化 , 应保证能被 EDA软件成功调用 ;

　　d) 最基础的加固单元库 DK文件包括版图文件 、电路网表文件 , 其他类型文件都可在这两个文件基础上开发出来 ;

　　e) 关键的 DK文件应包括 LIB文件 、VERILOG HDL文件 、LEF文件:

　　f) LIB文件应包含最差 、典型 、最快 3 个工艺角 , 但应覆盖集成电路研制过程中最终流片签字认可设计要求的多个工艺角 ;

　　g) 随着工艺节点变小 , LIB文件还应包含其他新的格式内容 , 如 CCSM、LVF、AOCV等 ;

　　h) LIB文件基于专用 EDA软件开发 , 应准确定义工艺特征 、单元的延迟计算方法等设置 ;

　　i) LIB文件在软件开发基础上 , 仍应手工确认单元的部分关键信息 , 如 area 、foot-print信息和可测性设计信息 ;

　　j) LIB文件开发完成后 , 应针对典型单元 , 采用 SPICE仿真完成准确性对比和拟合 , 确定文件开发的准确性 ;

　　k) LEF文件是指导物理布局布线设计的关键 DK 文件 , 应如实反映版图信息 , 且应包含天线效应物理信息 , 用于后端设计中对天线效应的检查和修复 ;

　　l) 电源单元的 LEF描述 , 应保证用于布局布线设计中的电源连接属性的正确性 ;

　　m) LEF文件中端口 、线条 、阻挡层这三类描述 , 为了减少数据量 , 可对版图数据先整合 ;

　　n) 针对集成电路 I/O单元库 , 应开发 IBIS文件用于板级仿真 。

　　8 . 2 DK 文件验证

　　采用设计全流程验证的方式 , 验证所有加固单元库 DK文件 , 确保每个文件如实 、准确 、全面 、完整地反映和代表库单元的版图和电路逻辑 , 且能被集成电路全流程开发的 EDA软件正确调用 。

　　典型的验证方法是模拟集成电路全流程设计 , 具体可参考如下流程和设计步骤:

　　a) 编写程序 , 不限定采用 TCL、C等编程语言 , 调用加固单元库中的所有库单元 , 产生一个完整

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　　的设计网表 ;

　　b) 每个库单元应至少被调用一次 , 形成类似正常时序电路的逻辑 , 复位 、置位信号由外部统 一控制 ;

　　c) 编写针对网表的时序约束文件 , 调用 LIB、VERILOG HDL等库文件 , 完成静态时序分析 ;

　　d) DFT设计:完成扫描链设计 , 触发器均应处于扫描链上 ;

　　e) DFT设计:产生自动测试向量 ATPG;

　　f) 物理设计:完成布局 , 规划 I/O、电源和全芯片 ESD、SSO设计 ;

　　g) 物理设计:完成时钟树综合 , 调用全部时钟树类型的库单元 ;

　　h) 物理设计:完成布线 , 插入天线效应修复单元 , 以及其他可靠性单元 ;

　　i) 物理设计:调用 PGV功耗数据格式库文件 , 完成全芯片功耗分析和评估 ;

　　j) 物理设计:完成噪声分析和修正 , 完成功耗分析和修正 , 完成静态时序分析和修正 ;

　　k) 物理设计:完成寄生参数文件提取 , 产生最终版图数据 ;

　　l) 版图数据导入 , 验证文件中的工艺环境文件 , 确认工艺的版图层信息 ;

　　m) 完成物理规则验证 , 包括 DRC、ERC、LVS、ESD, 以及门锁和天线效应规则的签字认可检查 ;

　　n) 完成最终网表的后仿真 , 反标寄生参数文件 。

　　8 . 3 验证结果处理

　　对 7 . 2 的每个设计步骤过程中产生的错误和警告信息详细记录和分析 , 反馈给加固单元库修改和完善 , 形成最终的 DK文件 。重点对如下关键信息确认:

　　a) 网表文件中的电源地端口命名 、大小写信息应完全无误 ;

　　b) VERILOG HDL文件功能描述应全面 , 可修正真值表存在的部分状态缺失 ;