GB/T 38345-2019 宇航用半导体集成电路通用设计要求

　　ICS 49 . 035 V 25

　　中 华 人 民 共 和 国 国 家 标 准

　　GB/T 38345—2019

　　宇航用半导体集成电路通用设计要求

　　Generaldesignrequirementsofsemiconductorintegratecircuitfor

　　spaceapplication

　　2019-12-31 发布 2020-07-01 实施

　　国家市场监督管理总局国家标准化管理委员会

　　发

　　布

　　GB/T 38345—2019

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　　前 言

　　本标准按照 GB/T 1 . 1—2009 给出的规则起草。

　　请注意本文件的某些内容可能涉及专利。 本文件的发布机构不承担识别这些专利的责任。

　　本标准由全国宇航技术及其应用标准化技术委员会(SAC/TC 425)提出并归口 。

　　本标准起草单位：北京微电子技术研究所。

　　本标准主要起草人：陈雷、倪玮琳、李鑫云、张东明、林建京、田俊杨、马建华、庄伟、李建成、李学武、孔瀛、张铁良。

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　　宇航用半导体集成电路通用设计要求

　　1 范围

　　本标准规定了宇航用半导体集成电路的通用设计要求，包括结构设计、逻辑和电路设计、版图设计、封装设计、可靠性设计和可测性设计等要求。

　　本标准适用于宇航用半导体集成电路设计要求，不适用于特殊电路设计要求。

　　2 规范性引用文件

　　下列文件对于本文件的应用是必不可少的。 凡是注 日期的引用文件，仅注 日期的版本适用于本文件 。凡是不注日期的引用文件，其最新版本(包括所有的修改单)适用于本文件。

　　IEEE Std 1149.1—2001 IEEE 标准测试接口和边界扫描结构(IEEE Standard Test Access Port and Boundary—Scan Architecture)

　　3 设计流程和内容

　　3 . 1 设计流程

　　宇航用半导体集成电路设计一般包括结构设计、逻辑设计、电路设计、版图设计和封装设计。 在具有设计要求的容错系统进行的流程，对于宇航用不同类型的集成电路允许特殊实现。 在设计过程中遵守现有的标准和规范。 宇航用户需求的可行性和风险分析，以验证其功能和性能需求的合理性。 设计应遵循完善的流程要求，对不同类型的宇航电路，各阶段活动内容可进行针对性裁剪。 为了确保设计的正确性，应对每一个阶段的设计结果进行计算机模拟与验证。 将设计输入要求按照任务分解到每个设计阶段，实现并验证每个步骤直到完成宇航用半导体集成电路的所有 目标和要求。 图 1 是设计流程示意图。

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　　图 1 集成电路设计流程示意图

　　针对宇航用半导体集成电路设计，面向用户的功能、性能和可靠性等要求，设计人员应遵循半导体集成电路设计的一般流程，将用户的一般要求和特殊需求转化为设计输入及各流程环节需要完成的任务及满足的要求，逐步完成各阶段的设计目标，最终实现设计阶段实现的总要求。

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　　3 . 2 设计内容

　　3 . 2 . 1 需求分析

　　将用户需求转换为设计输入，该过程中可能涉及以下步骤：

　　a) 降额设计准则，根据电路所承受的应力，设计时在额定应力的基础上进行降额。 关键是水平和作用。 降额可提高可靠性，但要考虑可靠性、尺寸、重量和开销等问题。

　　b) 应用容错设计，合理地利用冗余技术。

　　c) 保证轨道热环境特性，进行可靠性热设计。

　　d) 必要时考虑辐射加固来保证等级要求。

　　e) 注意用户需求的生命周期(平均失效前时间)。

　　3 . 2 . 2 设计输入

　　完成需求分析之后，形成以下内容作为设计输入(可根据具体电路要求进行裁剪)：

　　a) 基本功能类：

　　1) 系统划分、系统配置和操作模式;

　　2) 系统接口、外部设备通信协议，包含存储器映射;

　　3) 功能需求;

　　4) 错误处理;

　　5) 关键信号的时序。

　　b) 性能指标类：

　　1) 操作频率范围;

　　2) 电参数约束;

　　3) 复位及功耗需求;

　　4) 数字电路测试的错误覆盖率要求;

　　5) 功耗预算。

　　c) 应用需求类：

　　1) 应用的算法;

　　2) 测试模式;

　　3) 常态工作环境约束;

　　4) 特殊工作环境约束;

　　5) 物理和机械约束包括：管脚分配、尺寸、封装;

　　6) 产品的可重用性和附加功能;

　　7) 需要的、已完成鉴定的 IP 核 。

　　d) 其他类 ：

　　1) 新技术;

　　2) 研发的设计知识产权。

　　3 . 2 . 3 结构设计与优化

　　3 . 2 . 3 . 1 概述

　　在满足目标和约束的条件下，设计功能最佳的最小结构。

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　　3 . 2 . 3 . 2 结构设计

　　结构设计包括：

　　a) 定义电路结构，确认电路模块划分，描述模块功能、接口和互连关系;

　　b) 选择电路结构;

　　c) 确保所有的定义和选择符合定义阶段的文档。

　　3 . 2 . 3 . 3 结构设计验证和优化

　　结构设计验证和优化包括：

　　a) 通过适当的仿真和分析技术验证定义的结构是否满足需求;

　　b) 完成独立的验证;

　　c) 当硬件单元连通后，初步进行布局布线，确认在给定的约束条件下，能有效地放置各单元;

　　d) 对于冲突的需求，如功耗和速度，管脚数和封装尺寸，复杂度和面积等，找出应用相关的备选方案;

　　e) 确立最终系统设计和完成初始数据表，数据表应符合附录 A 的要求。

　　3 . 2 . 4 逻辑和电路设计与验证

　　3 . 2 . 4 . 1 概述

　　该阶段是将高层次系统设计传输转换成选择的工艺库上的单元级的架构描述。 生成下阶段的输入信息，例如版图约束，布局布线，产品测试和详细管脚描述。 包括逻辑设计、电路设计。 对于数字电路，生成的是经过验证的门级网表，对于模拟电路设计，生成的是经过验证的晶体管级网表。

　　3 . 2 . 4 . 2 逻辑设计和电路设计

　　逻辑设计和电路设计包括：

　　a) 完成电路功能的实现;

　　b) 可测性描述和产品测试方法，包含错误覆盖率;

　　c) 在设计输入和综合阶段实现定义的测试概念(例如扫描路径、可测性逻辑、测试点、测试总线和边界扫描);

　　d) 适用时，通过设计和综合阶段，实现定义的辐射加固概念;

　　e) 逐步实施验证计划;

　　f) 确定管脚引出和连接关系，特别关注约束条件;

　　g) 根据需求定义的 I/O需求，选择 buffers;

　　h) 对于模拟设计，电路和版图设计可同时进行;

　　i) 更新数据表(包括输出管脚)，更新设计数据库(包含网表、版图约束、产品测试向量等内容)。

　　3 . 2 . 4 . 3 逻辑验证和电路验证

　　逻辑验证和电路验证包括：

　　a) 验证评估版图寄生数据和延时数据;

　　b) 使用来自系统设计的完整测试方法，完成门级仿真，例如形式验证和静态时序分析(不适用于模拟电路，但适用于混合电路的数字部分，如 A/D转换器和 D/A转换器);

　　c) 验证偏置电压、工作点、频率、动态、线性范围等关键参数，并修正时序;

　　d) 完成功能验证，包含接口的验证(适用于模拟电路设计和混合电路的模拟部分);

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　　e) 如果在顶层不能完成完整的模式仿真(例如运行时间的限制)，允许仿真典型的模型;

　　f) 通过对典型模型的仿真结果类推分析，可对其他模型进行原理分析验证;

　　g) 验证实现的测试概念，例如扫描路径，可测性设计 DFT逻辑，测量点和测试总线;

　　h) 验证在网表级实现的辐射加固概念是否成功;

　　i) 验证定义的典型功耗;

　　j) 根据验证结果，更新数据表相关的参数，生成测试向量并且验证错误覆盖率是否满足要求，完成参数敏感度分析(适用于模拟电路设计和混合电路的模拟部分)。

　　3 . 2 . 5 版图设计与验证

　　3 . 2 . 5 . 1 概述

　　将电路设计转化为版图设计并对其进行验证，是集成电路物理实现的重要环节。

　　3 . 2 . 5 . 2 版图设计

　　版图设计包括：

　　a) 确定电路布局(不适用于 PLD) 。

　　b) 完成布局布线，考虑所有版图约束。

　　c) 针对时序和设计规则，完成网表优化(仅适用于数字 ASIC设计)。

　　d) 生成功耗分布。

　　e) 生成时钟分布(不适用于模拟 ASIC设计)。

　　f) 插入核(core)和管脚(pad) 电源，以及其他的测试管脚。

　　g) 确定电路尺寸(不适用于 PLD设计)。

　　h) 生成键合图，考虑对引线键合的封装约束(不适用于 PLD设计)。

　　i) 确保输出包括。

　　1) 更新数据表;

　　2) 更新设计数据库(包括目标要求的版图网表仿真和相关寄生信息);

　　3) 详细规范草案。

　　3 . 2 . 5 . 3 版图验证

　　版图验证包括：

　　a) 版图设计规则检查(DRC) ;

　　b) 电学规则检查(ERC),如果用户要求，需要检查串扰敏感性;

　　c) 从版图中提取网表;

　　d) 通过完成版图与电路原理图的对比(LVS),验证门级网表与版图的一致性;

　　e) 通过仿真和形式方法，验证版图后网表与版图前网表功能的一致性;

　　f) 提取寄生信息;

　　g) 通过反标仿真和时序分析，完成全面的版图验证;

　　h) 检查时钟抖动和延时(不适用于 PLD设计);

　　i) 检查 I/O 相关的时序;

　　j) 检查电路功耗(不适用于 PLD设计);

　　k) 描述电路的时序性能，如最大时钟频率、时钟占空因数、所有输入的建立和保持时间以及所有输出的传播延时;

　　l) 更新数据表。

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　　3 . 2 . 6 封装设计和封装仿真

　　3 . 2 . 6 . 1 封装设计

　　封装设计包括：

　　a) 确定外壳粘片区尺寸;

　　b) 确定键合指排布;

　　c) 熔封环尺寸设计;

　　d) 设计封装外壳的厚度;

　　e) 封装工艺设计。

　　3 . 2 . 6 . 2 封装仿真

　　封装仿真包括：

　　a) 封装电学参数提取、建模、分析、优化;

　　b) 封装热性能仿真分析。

　　3 . 2 . 7 流片、封装和测试

　　设计完成后进行流片和封装、测试工作，具体如下：

　　a) 将正确的版图数据转换为掩模制造系统所能接受的数据格式;

　　b) 提交该设计要求的器件基本电参数和工艺参数文件，交工艺制造商投片和封装;

　　c) 针对电路进行功能和各项性能参数测试，并按照产品对应详细规范的要求进行辐照试验和可靠性试验，以保证产品符合其对应详细规范要求。

　　4 通用设计要求

　　4 . 1 结构设计要求

　　结构设计要求包括：

　　a) 细分电路到基本功能或模块，识别并记录它们的接口、功能和相互作用;

　　b) 结构定义，要求划分到工艺定义，晶体管或者门级映射;

　　c) 选择合适的算法和电路图，包含它们的功能参数实现;

　　d) 子功能识别，用于电路不同位置的独立模块或者相对于其他设计作为一个核，进行编译;

　　e) 识别合适的时钟复位方案，确保时钟域和设计的异步时钟部分的数据传输正确;

　　f) 生成要求的模型作为后续通用设计阶段的输入;

　　g) 设计指南可参考附录 B。

　　4 . 2 逻辑和电路设计要求

　　进行电路设计时，代码设计需遵循以下准则：

　　a) 初始端口状态应稳定且可知。

　　b) 可综合设计原则：

　　1) 描述组合逻辑时，要避免产生电平敏感的透明锁存器和组合反馈回路;

　　2) 每个时序逻辑块中，只能由一个时钟跳变沿触发;

　　3) 描述设计时，尽量使用同步设计。

　　c) 设计 RTL代码时，尽量避免使用异步逻辑，如果使用异步逻辑，需要在异步接口之间增加同步

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　　器，保证设计的可靠性。

　　d) 设计中采用独立的时钟管理单元产生内部逻辑单元所需的时钟，采用独立的复位单元对输入复位信号进行同步处理，产生内部逻辑单元所需的复位信号。

　　e) 内部逻辑单元禁止使用三态总线和组合环，以保证 DFT设计时达到较高的测试覆盖率，提供电路可靠性。

　　4 . 3 版图设计要求

　　版图设计要求包括：

　　a) 版图设计以在尽可能小的面积内制作功能可靠的电路为总体思路。

　　b) 版图设计需满足工艺厂商提供的工艺设计规则。

　　c) 版图设计中需充分考虑 Die Corner设计、Die Seal Ring设计、宽金属开槽等准则;

　　1) Die Corner规则要求在电路的拐角处采用 45°的金属布线，Die corner 的尺寸由电路的大小决定;

　　2) Die Seal Ring应从衬底到 pdiff、contact、metal1、via1 直到最高层金属，应起到防止电路在切割时因刀片产生的裂痕损坏到电路的作用;

　　3) 宽金属开槽应注意开槽拐角处呈 45°, 以减轻金属中电流密度导致的压力;开槽的放置应与电流方向一致。

　　d) 布局布线时，应考虑信号间窜扰，以减小寄生参数为原则。

　　e) 电路整体电源的设计，采用纵横网格布线的方式，尽可能地让每一存储位均能从纵横的电源网格上获得 VDD、VSS;字线方向的电源线宽度按阵列存储列数来设计，以达到对操作行所有单元同时打开时的供电能力。

　　f) 应充分考虑走线宽度与间距、通孔直径及孔线间距对布局布线的影响，尽量减小走线长度及通孔的数量。

　　4 . 4 封装设计要求

　　4 . 4 . 1 封装结构设计要求

　　封装结构设计要求包括：

　　a) 根据电路尺寸大小确定外壳粘片区尺寸，应确保有足够的空间使粘片操作不对电路的电性能造成影响;

　　b) 根据 Pad尺寸及节距和引脚对应关系确定键合指排布，应保证电路上的功能 Pad 能够顺利引出，并保证键合指台阶宽度能够完全满足键合要求;

　　c) 应确保熔封环尺寸设计应能与盖板尺寸完全匹配，强度满足使用要求;

　　d) 合理设计封装外壳的厚度，以保证外壳的机械强度。

　　4 . 4 . 2 封装工艺设计要求

　　封装工艺设计要求包括：

　　a) 应充分考虑键合丝的粗细和长度，以保证键合强度满足使用要求;

　　b) 键合指排布时，应尽量避免键合丝交叉的现象发生;

　　c) 熔封环设计时，应充分考虑焊料的溢出，内外都应留有足够的空间，以防止造成焊料飞溅而引起短路;

　　d) 必要时，应通过工艺试验对工艺方案进行有效验证，以确保工艺方案的可行性;

　　e) 功率器件键合应禁用异质键合。

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　　4 . 4 . 3 封装电学仿真分析要求

　　封装电学仿真分析要求包括：

　　a) 应使用仿真分析软件，对部分重要的电性能参数进行提取，以保证器件性能指标要求;

　　b) 应充分考虑布局布线对 R, L, C寄生参数的影响，对布线进行优化，使得寄生参数能够满足设计要求;

　　c) 部分走线寄生参数较高时，应通过调整布局布线以降低寄生参数;

　　d) 必要时，应充分考虑键合丝粗细与长度对电路性能的影响;

　　e) 必要时，应采用仿真软件进行三维键合模拟仿真分析，以确保键合工艺可行性。

　　4 . 4 . 4 封装热学仿真分析要求

　　封装热学仿真分析要求包括：

　　a) 应采用热学仿真分析软件，对封装外壳的散热性能进行充分评估;

　　b) 采用设计的外壳进行封装时，电路结温不应超过允许值;

　　c) 电路功耗较大时，应考虑采用背面添加热沉的方式，以提高外壳的散热能力;

　　d) 外壳散热性能较差时，应考虑对外壳结构进行优化调整以改善其散热性能。

　　4 . 5 可靠性设计要求

　　4 . 5 . 1 概述

　　宇航用电路要求有高可靠性能来保证。 可靠性设计是在保证电路功能和性能参数的基础上，提高电路的抗静电、抗门锁、抗干扰、抗恶劣环境能力，延长电路产品寿命，降低失效率，对所有会影响可靠性的地方增加设计余量。

　　4 . 5 . 2 可靠性设计要求

　　可靠性设计应充分运用最佳设计方法和综合权衡优化设计技术，力求在满足规定功能要求的基础上，使产品故障少，同时能以最少费用和快捷的维修实现规定的目标。

　　可靠性设计要求包括：

　　a) 在满足总体技术性能要求的前提下，优先选用技术成熟的设计方案;

　　b) 简化设计，在设计中注重标准化和规范化;

　　c) 降额设计和冗余技术准则;

　　d) 采用容差设计和防瞬态过应力设计，确保产品工作稳定、可靠;

　　e) 注意空间环境特点，进行可靠性热设计;

　　f) 进行环境防护设计，包括过载、振动、冲击、温度、湿度、低气真空、霉菌、盐雾、沙尘以及静电、电磁辐射和核辐射等，以满足使用环境的要求;

　　g) 根据电路应用软件的设计特点制定相应的可靠性设计准则;

　　h) 尽量采用一种支持多种功能的微芯片，降低整个系统的故障率;

　　i) 采用封装设计减少故障率。

　　4 . 5 . 3 抗静电保护设计要求

　　适用时，抗静电保护设计应遵从以下要求：

　　a) 抗静电保护应达到为静电电荷提供低阻泄放通路的目的，放电电阻应尽可能小，以承受尽可能高的瞬间功率;

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　　b) 抗静电保护电路应占用尽可能小的电路面积，应进行全电路抗静电保护设计，至少包括各个电源与地之间的 ESD clamp 电路、输入/输出 PAD 的 ESD保护电路;

　　c) 在保证电路正常工作的前提下，所选择的保护结构的触发电压应相对低，以易于触发;

　　d) ESD等级应经试验保证，达到使用要求的值。

　　4 . 5 . 4 低功耗设计要求

　　低功耗设计可以在系统级、逻辑级、电路级、版图及工艺级上进行。 从功耗来源看，功耗可主要划分为动态功耗和静态功耗两大部分。 低功耗的设计应遵循以下要求：

　　a) 降低静态功耗：在保证功能和性能的情况下，尽可能减少设计资源。

　　b) 降低动态功耗：在保证功能性能、可靠性要求的情况下，使用降低供电电压、减小电路负载电容、降低电路平均翻转率及时钟频率的方法降低功耗。 低供电电压有时会减少抗干扰加固，故应权衡。

　　4 . 5 . 5 参数修正及设计余量优化要求

　　参数修正及设计余量优化要求包括：

　　a) 设计时应考虑在最恶劣条件下工作电压正负拉偏时对电路性能的影响;

　　b) 设计时应考虑在最恶劣条件下温度正负拉偏时对电路性能的影响;

　　c) 设计时应考虑工艺制造时产生的器件参数离散对电路性能的影响;

　　d) 应通过对模拟电路最坏情况的分析选择设计参数，对所有会影响可靠性的地方增加余量。

　　4 . 5 . 6 电磁兼容性设计要求

　　电磁兼容性设计要求包括：

　　a) 干扰源、敏感源和耦合路径。 注意高速逻辑电路、高速时钟电路等干扰源，以及微处理器、低电平模拟电路等敏感电路。 任何影响 EMC 的因素都应尽量减少。

　　b) 数字电路和模拟电路的隔离。

　　c) 可控电容耦合和电感耦合。

　　d) 地平面设计中的信号接地方式。

　　e) 屏蔽外壳和热沉的连接。

　　f) 传导干扰和传导抗扰符合要求。

　　g) 辐射干扰和辐射抗扰符合要求。

　　4 . 5 . 7 抗辐射加固设计要求

　　在保证电路功能和性能达到要求的前提下，以不过多增加电路设计的复杂度及面积和功耗为目标，实现电路的抗辐射加固设计。 加固在电路设计过程中，在系统级、电路级和版图级采用合适的加固措施，增强电路的抗辐射能力。

　　宇航半导体集成电路设计可通过设计加固和工艺加固来保证电路的辐射加固指标要求，具体包括：

　　a) 根据用户需求确认辐射加固的指标要求，确定是否采用工艺加固。

　　b) 若需要采用工艺加固方法，需确认使用的工艺库。 设计加固的方案需充分考虑电路实现所采用的工艺。

　　c) 必要时，需通过辐照试验评估电路的辐射加固指标：

　　1) 建立或采用科学、完善的单粒子试验、总剂量试验方法;

　　2) 针对电路应用的环境及辐射加固指标要求，确认试验中需进行的粒子种类和剂量及剂量率;

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　　3) 建立电路的单粒子翻转 SEU、单粒子瞬态 SET、单粒子锁定 SEL试验数据计算系统和评估模型;

　　4) 按要求完成试验并得到估算的指标。

　　4 . 6 可测性设计要求

　　可测性设计要求包括：

　　a) 在设计阶段，通过在电路内部的关键部位或周边接口预先插入专用测试电路结构，在电路生产完成后，由自动测试设备对这些已插入的测试结构或扫描链进行特定的功能、性能的测试，开展测试覆盖率分析和故障定位，检测在版图制作、工艺生产等过程中出现的电路瑕疵与缺陷，保证电路加工过程与结果的正确性。

　　b) 在设计中插入测试电路结构和动态探测点，以保障局部设计和内部电路的可测试性。

　　c) 按照一定的测试规则和方法以及故障模型自动生成电路设计电路的测试向量集。

　　d) 能够评估测试覆盖率，并辅助进行测试结构的改进。

　　e) 边界扫描设计：

　　1) 兼容国际标准 IEEE Std 1149.1—2001 ;

　　2) 时钟和复位需要一个边界扫描单元(至少一个观测单元)，电源和地管脚不进行边界扫描设计。

　　f) 存储器内建自测试设计：

　　1) 测试覆盖率与面积需折中考虑;

　　2) 根据存储器类型选用合适的算法，尽可能多地覆盖故障类型。

　　g) 扫描链设计：

　　1) 根据电路规模，确定合适的扫描链数目;

　　2) 测试覆盖率要求满足需求。

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　　附 录 A

　　(规范性附录)数 据 表

　　A.1 目的和目标

　　收集从系统设计到最终设计确认发布获得的全部技术数据，作为应用和采购的输入。

　　A.2 范围和内容

　　数据表范围和内容包括以下方面：

　　a) 每页包含器件名称、数量和发布 日期。

　　b ) 描述器件所有特性和约束，例如详细接口描述，寄存器定义和存储器映射。

　　c) 包含器件的系统概况，以及在典型系统环境使用器件的说明，包含应用模块图。

　　d) 详细描述全部功能和操作模式。

　　e) 详细描述信号接口，包含所有信号、测试和功耗引脚的定义，信号和信号极性的用途。

　　f) 根据功能，对信号分组描述。

　　g) 定义所有电学数据和机械数据，以及相关的应用条件：

　　1) 绝对最大范围，包含：贮存温度、工作温度、电源电压、管脚最大输入电流、总剂量、单粒子翻转、锁定、静电放电等可靠性指标;

　　2) 直流参数，包含：电压、漏电流、管脚电容和输出电流;

　　3) 在较低频率操作时，给出静态和动态功耗典型值;

　　4) 交流参数包含：建立和保持时间、循环周期、输出延时和三态延时以及相关波形图;

　　5) 参考信号边缘的相关时序特性的证据;

　　6) 封装描述，包含：管脚排布、封装图具有管脚数目和信号名称，包含封装热特性信息的机械图，例如材料的厚度和热系数。

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　　附 录 B

　　(资料性附录)设 计 指 南

　　B.1 结构设计指南

　　根据电路的功能及参数要求设计拓扑结构。 典型半导体集成电路拓扑结构如下：

　　a) 高速宽带运放采用互补双极放大结构;

　　b ) 处理微弱信号的运放采用高阻抗输入结构(例如 JFET) ;

　　c) 低速、低精度和低功耗通用运放采用 PN结隔离工艺放大结构;

　　d) 纹波小、噪声低的电源采用线性调整器;

　　e) 效率要求高的电源采用开关调整器;

　　f) 高速模数转换采用 Flash A/D转换器;

　　g) 高精度模数转换采用 Σ -ΔA/D转换器;

　　h) 中等速度和精度、低功耗和无传输延时采用 SAR A/D转换器等。

　　推荐这些结构但不做强制要求。 随着新技术的发展，可采用新结构。

　　B.2 逻辑设计和电路设计指南

　　基于对设计要求和现有条件的理解，充分考虑逻辑设计原则，并考虑以下指南：

　　a) 面积和速度之间的权衡是指在保证速度的前提下达到最小面积。 主要设计方法包括乒乓操作、流水线设计、时分复用、逻辑复用、串并转换操作、异步时钟域数据同步、复位操作。

　　b ) 建议自顶而下的系统设计。

　　c) 选用同步设计，主要信号由触发器产生。 在整个系统中划分时钟域，然后尝试在时钟驱动的相同时钟域中使用时钟，考虑这些时钟域、干扰和延迟。

　　d) 代码模块设计中应避免过多的层级，同时应避免顶层文档中过多的细节函数描述。

　　B.3 版图设计指南

　　版图设计指南包括：

　　a) 铝线应短而宽，不能交叉连接。

　　b ) 接地孔应尽可能大。

　　c) 铝线与接触孔的重叠应适当。

　　d) 应尽可能减少扩散条的连接方式。

　　e) 参数相似的单元应放置在相邻区域。 几何结构应尽可能对称，不应该为了更方便布线而牺牲对称。

　　f) 版图应按层次化模式进行设计。 可按重复性和功能性对版图进行单元划分，先进行各版图单元设计，最后设计总图。

　　g) 版图设计应遵循最小化原则，既要充分利用硅片面积，又要在工艺条件允许的限度内尽可能提高成品率。 因此版图面积应尽可能小而接近方形，以减少每个电路实际占有面积。

　　h) 大部分电路都是 PN结隔离工艺，隔离框占用了大量电路面积，应尽量减少隔离区数目。

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　　i ) 版图设计应防止寄生效应。 隔离槽接最负电位、电阻岛的外延层接最高电位，是保证 PN 隔离效果的必要条件，使隔离结始终处于反偏状态;输入与输出端应尽可能远离，以防止发生不应有的影响;电阻等发热元件放在电路中央，使电路温度分布均匀。

　　B.4 封装设计指南

　　封装设计指南包括：

　　a) 键合的可靠性，包括键合连线、键合焊点的牢固程度，特别是经过高温老化后性能变脆对键合拉力的影响。

　　b ) 电路在管壳底座上的粘合强度，特别是工作温度升高后，对电路的剪切力有无影响。 因此应进行热冲击和机械振动。

　　c) 管壳密封后气密性的保证，应考虑进行真空试验。

　　d) 封装气体质量与管壳内水汽含量，无有害气体存在腔内。

　　e) 功率半导体电路管壳的散热要充分考虑。

　　f) 管壳外管脚的锈蚀及易焊性问题需要考虑。

　　g) 若无其他规定，禁限用结构、材料、工艺应符合下列通用要求：

　　1) 禁止使用纯银、纯锡等金属材料。 不应采用纯锡作为引线和壳体的最后涂覆。 除非另有规定，不应使用锌、铬作为引线和壳体的最后涂覆。 化学镀镍不应用于易弯曲或半易弯曲引线，只能用于不能弯曲的引线或除引线外的其他封装的器件。

　　2) 禁止使用锡焊密封工艺。

　　3) 密封元器件内部禁止使用有机/聚合材料用于粘接、导热、保形加固等用途。

　　4) 禁止使用梁式引线结构。

　　5) 器件内部禁止使用干燥剂。

　　6) 禁止使用非气密性封装工艺，禁止使用真空封装。

　　7) 硅铝丝不应采用热压键合，键合点不应涂胶。

　　8) 不应使用激光划片技术进行划片。 对蓝宝石上硅(SOS),从背面划片时，可采用激光划片技术。

　　h) 若无其他规定，需注意以下过程：

　　1) 慎用超声清洗工艺，所选功率、时间等工艺参数应经充分论证和试验验证。

　　2) 慎用与电路键合区金属材料不同的键合工艺;如果需在电路用到不同金属材料的键合工艺，应通过专门的工艺鉴定，工艺鉴定试验应至少包括高温贮存、SEM 检查和引线键合强度 。高温贮存试验样品引线键合强度应满足标准要求。

　　3) 慎用玻璃烧结电路工艺。

　　B.5 防静电设计指南

　　防静电设计指南包括：

　　a) 全电路 ESD保护电路设计指南

　　1) 分析电路特性

　　分析整个电路的电源域，模拟域的供电方式，数字域的供电方式，模拟模块和数字模块的电源联系等。 分析各个 I/O单元特性，区分数字输入端口、输出端口、模拟输入端口与输出端口，确认是否有特殊端口 。

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　　2) 掌握工艺情况

　　分析工艺，包括器件击穿电压等，结合电路端口情况，确定 ESD设计窗口;掌握多晶硅、金属、接触孔、通孔的最大电流密度，金属、接触孔、通孔的寄生电阻和寄生电容，金属的厚度，电阻方块值、电流密度等参数。

　　3) 选择适合的 ESD保护器件

　　分析工艺中的各种器件，比如器件的失效电压、触发电压，二极管的类型、触发电压，电容、电阻、电感的特性等，根据电路 I/O 端口以及电源的特性选择满足要求的 ESD器件;分析工艺的 ESD设计规则，根据规则来设计器件。

　　4) 设计 ESD保护单元电路

　　一般情况下，均采用前面提到的 ESD保护结构。 如果不能满足设计要求，如寄生过大、泄放不足等，需根据实际需求重新设计保护单元。

　　5) 全电路 ESD方案

　　根据以上 1) ~4)点设计各个端口、各种静电情况下的静电泄放路径，给出合理的电路外围电源线的布线方案以及 ESD单元的版图设计形状、尺寸，布局办法等。 分析电路版图布局对 ESD 的影响，其他因素对 ESD 的影响等。

　　b ) 保护电路的设计窗口

　　根据工艺线提供的器件参数，以及电路各个端口工作电压范围，确定 ESD 保护电路的设计窗口 。

　　c) 保护器件选择

　　ESD保护电路常用器件有电阻、二极管、薄栅 MOSFET、厚场氧化层器件、双极晶体管以及可控硅(SCR) 。

　　d) 保护电路设计

　　ESD保护电路包括输入级、输出级、电源到地(或正负电源之间)的三类 ESD保护电路：

　　1) 输入级 ESD保护电路一般采用两级保护结构。 第一级保护电路器件尺寸应大于工艺线ESD设计规则的最小尺寸，第二级保护电路尺寸设计为第一级的 1/10。

　　2) 输出级 ESD保护电路可以直接使用输出级 buffer 的寄生体二极管作为 ESD保护器件。

　　3) 对于模拟输入端口，如果电阻对模拟端口影响较大，可以将两级输入静电保护结构的电阻减小。

　　4) 电源到地的 ESD 保护电路可用二极管、SCR 以及下图基于 RC 触发的 ESD 保护电路。二极管反偏击穿电压高，防护效果较差;SCR效果最好，但要保证代工厂提供的 SCR具有高于电源电压的 hold voltage,或远大于电路工作电源可提供的触发电流;基于 RC 触发的 ESD保护电路可以在电路正常工作时不启动，但有静电出现时，会迅速打开，且导通电阻很小，可以很好地泄放 ESD 电流。

　　5) JFETs 对 ESD更敏感，应设计更好的防护措施。

　　B.6 低功耗设计指南

　　降低静态功耗方法：降低漏电流、亚阈值电流、衬底注入电流。 降低动态功耗方法：降低开关转换功耗和内部功耗。 具体如下：

　　a) 系统级低功耗设计注意软硬件分工、存储器优化和动态电压管理;

　　b ) 结构级低功耗设计可以采用并行化处理、流水线处理和分布处理在内的并发处理方法，以及门控时钟、操作数隔离和电源管理方法降低功耗;

　　c) 逻辑级低功耗设计可以采用的手段有：公因子提取、工艺映射、改变晶体管尺寸、缓冲器插入、

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　　调整相位、管脚置换和因式化简;

　　d) 电路级低功耗设计利用动态逻辑、传输门逻辑、异步逻辑等电路结构降低功耗;

　　e) 版图级低功耗设计可以考虑互连线电容的降低和以功耗驱动的自动布局布线来降低功耗;

　　f) 工艺级低功耗设计主要考虑逻辑类型的选择、优化工艺降低电容、电压缩放等方面。 这里的电压缩放是指在具体电路实现时通过降低电路的供电电压来达到降低功耗的 目 的，是系统级的动态电压管理的具体实现。

　　B.7 参数修正及余量设计指南

　　在设计过程中需要针对各种差异，利用计算机辅助设计，进行参数修正及余量设计，选择最优的设计参数和最佳、最可靠的工作范围，确保设计生产出的电路能够满足实际要求。 主要通过电路容差分析和线路/版图优化设计，有针对性地调整其中心值，并对其容差范围进行优化设计，以保证在工艺制作波动和实际工作环境变化时，电路处于正常工作状态。 具体包括：

　　a) 温度拉偏

　　电路设计过程中可选择在全温区进行关键参数性能仿真，验证电路的温度性能。 需要时可将极限温度加大(模型允许时)。

　　b ) 电源电压拉偏

　　器件在实际工作中电源电压会存在一定浮动，设计过程中通常对电源拉偏 ±10%,验证电路在电源电压浮动的条件下电路性能。 对于电源电压大于 10 V 的器件需要拉偏 ±20%。

　　c) 封装及测试条件影响的拉偏仿真

　　对于高速、高精度电路，封装及测试条件会影响电路的测试结果，因此在电路设计过程中就应考虑封装和测试条件对电路性能的影响。

　　d) 其他功能性拉偏仿真

　　对于 D/A转换器等类型器件，允许输入信号为较大的频率范围，需要在电路设计阶段，对频率范围内、外的多个频率点进行仿真，以保证器件在整个频率范围内能够满足设计要求。 根据过程中提供的规则，与理想模型的前仿真数据进行对比。 这对于高频电路特别重要。

　　e) 工艺角拉偏仿真

　　实际电路生产工艺与理想情况存在偏差，一般工艺线利用工艺角来描述实际生产工艺可能发生的变化，在电路设计过程中需要仿真工艺角对电路性能的影响，确保仿真结果达到设计要求。

　　f) 版图后仿真

　　针对电路的物理版图，应根据工艺提供的规则进行寄生参数(R、L、C等)提取，对含有寄生参数的电路进行版图后仿真，再与理想模型数据进行对比，修正设计。

　　B.8 电磁兼容设计指南

　　电磁兼容设计指南包括：

　　a) 应避免电压和电流的快速变化，如数字电路中时钟信号为最强干扰源，应特别注意。

　　b ) 在设计中应特别注意敏感电路和干扰耦合，例如低电平模拟信号。

　　c) 应充分考虑地线对公共阻抗耦合的影响。

　　d) 应特别注意地线的设计，路径选择需要仔细考虑，避免导致地环路电流，可以采用减小地环路中共模电压或增加地环路阻抗的方式减小地环路电流。

　　e) 应使用平衡电路抑制地环路的干扰。

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　　f) 信号接地方式(单点接地、多点接地、混合接地)的选择需要综合考虑。

　　1) 单点串联接地简单，但会产生公共阻抗耦合;

　　2) 单点并联接地无公共阻抗耦合，但接地线过多;

　　3) 多点接地要保证地线阻抗很小，否则产生公共阻抗耦合;

　　4) 混合接地应避免产生地环路电路。

　　B.9 抗辐射加固设计指南

　　针对确认的敏感辐射类别和辐射敏感参数，采取相应的抗辐射加固措施：

　　a) 从设计角度进行总剂量加固，需要减少辐射触发的漏电流。 采用的方式：环状晶体管;围绕NMOS器件的 P+保护环。

　　1) 防止晶体管边缘漏电流，考虑环形无边缘栅的形状;

　　2) 防止场氧漏电流，有效方式是在 NMOS 周围加一圈 P+保护环，但是会以增加面积为代价。

　　b ) 除了工艺加固(如外延硅、SOI)克服单粒子门锁效应外，对 SEL、SEU 和 SET从设计角度进行单粒子加固的方法有四类：电荷补充、时间滤波、空间冗余和错误检测、纠正的编码，如特殊需要，建议采用后两种方式。

　　1) 电荷补充通过提高电路节点的电量，也就是增加表征高电平电量的方式增加电路抗单粒子效应的能力;另外可以增加管子的面积提高抗单粒子效应的能力。

　　2) 时间滤波通过在时间上把单粒子效应分开，如采用“RC滤波”，最终达到消除单粒子效应的目的，但是会影响电路速度。 LC滤波器能更小更容易地放入微电路。

　　3) 空间冗余是通过采用三模冗余的方式，提高电路抗单粒子效应的能力;但是代价就是面积比原来增加了 3 倍，需要优化以达到合理的面积要求。

　　4) 编码方式如奇偶编码可以提高抗单粒子效应的能力。

　　5) 针对 CMOS 电路采用结构加固设计方式，如双环保护结构可以提高抗单粒子效应的能力。

　　B.10 可测性设计指南

　　可测性设计主要包括扫描路径测试、内建自测试和边界扫描测试：

　　a) 扫描路径测试

　　1) 扫描测试要求每个扫描单元在可控性和可观性状态。 扫描测试结构的主要单元是扫描触发器。 最常用的触发器是多路选择器的 D触发器、扫描端口的锁存器。

　　2) 在原始输入中，所有时钟输入和异步复位应可测。

　　3) 时钟信号不能被当作输入信号触发器使用。

　　4) 在扫描测试模式中，三态总线应可控。

　　b ) 内建自测试

　　1) 内建自测试向量由电路本身产生。 该电路有独立的结构来确定测试结果是否正确。 内建自测试方法能用于 RAM、ROM 和 Flash测试，主要用于 RAM。

　　2) 内建自测试需要额外电路，包括向量生成器、内建自测试控制器和响应分析器。

　　3) 内建自测试电路作为逻辑电路的一部分，常被插入到 RTL 中，需要与其他逻辑一起综合。

　　c) 边界扫描测试

　　1) 边界扫描测试结构依据 IEEE STD 1149 . 1—2001 构建。

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　　2) 利用边界扫描测试结构，分析被测部件之间连接的向量输入和响应。

　　3) 对单个核心逻辑进行测试，可对逻辑进行初始化，使用自身测试结构。

　　4) 连接触发器来形成扫描链(相当于移位寄存器)。考虑硬件代价，可以采用最小化扫描开销等方式的部分扫描方法，使电路的可测性达到最高水平。